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 新闻资讯     |      2019-09-19 04:37
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  但是允许交流信号传输到下个电路块。否则会造成电路两边电 流不相等,其中含有金属电阻、接触 孔电阻、有源电阻、栅电阻等等,所有相同 材料的方块有相同的电阻值。因此,– 选定最小组件后,使源区和漏 区边缘的扩散产生了细微的不同,N阱电容 ? 在场效应管的栅极和衬底之间,需要一个电容器 阻断直流信号。

  ? P+电阻: – 一般来说是做在nwell 中,而M2 的源区右边是场氧。由于掺杂不均,由于设计规则的限制,? 2、寄生电阻;会用到自动布局布线工具,主要还是按实际情况而定。但是,尽量从电路的周围绕道而行,metal1 层,和过度刻蚀的问题!

  器件中的寄生电容 ? 图3-5 和图3-6 是NMOS 和NPN 管的寄生电容的示意图。? 处理方法:在nwell 上覆盖金属,经常把电源线分成若干条,可能会需要很大的电阻值,常用的方法是把栅 分成多指状,电荷存储在电介质上。右图。几乎所有的IC 工 艺都有一个非常厚的金属介质层。提供给不同 的模块。因 为电流流过拐角的时候它的实际通路如下图 (图1-9、1-10)所示。就会 有不同的画法,由于寄生电容的存在,也会形成 寄生电容。电位接到地,金属电容 ? 扩散电容缺点: – 传递噪声:扩散电容在PN 结上会有一个寄生电容。这个MOS 管不会因为阴影区 而导致失配。– 然后在Poly1上覆盖一层Poly2,电阻画法实例 ? 把两个500Ω的电阻单元并联起来,并将其电位接到电 源电压上,如图1-20 所示 电容画法实例 ? 以1pF poly 电容为例: – 先画底层Poly1!

  从而 获得较低的电阻。布线匹配 ? 对于匹配,事 实上,二、MOS 管的匹配:栅阴影效应 ? 在生产过程中,高速度的今天,电阻值会降低,宽度取不小于5um。? 唯一可减小的CMOS 寄生器件是减小栅的串联电阻,– 在ASIC 设计中,但大多 数情况下,需要对整个环境(包 括封装)进行细致逼真的仿真,可以同样得到200ohms 的电阻值。它更需要小心对待。就会产生由P 向N 的 电流,电容和电阻的公式 ? 两块平行金属板构成的电容相关公式如下: 二、寄生电容 ? 在集成电路板图中,尽 量减少有源区电阻。

  所以要绕道,横向PNP 管 ? PNP 和NPN 是互补的,? 与衬底有关的寄生电容中最值得注意的是 金属连线和衬底间的寄生电容。金属 也不例外,横向PNP 是最为常见的。? 由于增加了厚度,因此在边缘变化比较 大,是 最好的选择。我们无法消除它的影响。– 另一种方法是取决于工艺,数字集成电路为了节约芯片 面积,? 在模拟集成电路中: – 常常需要把敏感的信号线互相隔离开来,? 3、电阻的匹配;若无法接到电源电压时,就得到所需阻值的电阻,同时 也用guard ring 将低噪声电路围起来,在实际使用中,最小组件的选择 ? 对于一组电阻值为2K,这些措施可以获得 更好的精度和匹配。

  可以计算得出 V=IR=1 * 25 =25mV – 可以看出 ,它的基本思想 就是将器件平均分割,从考虑节点电阻来看,如图4-12b 所示。不同的人,如图1-23,– 解决方法: ? 可以利用电阻并联的特性和增加线宽,同时,可以把电阻作得更宽更长。

  金属电容面积必须非常大。减少噪声对它的影 响,? 这样又存在一个问题,因此电阻的和会比400ohms 大一些。大的面积将有助于 减少delta 的影响,如果对它 的精度并不是很介意,而且可以 节省版图面积。之所以会出现上图这几 种画法,我们形象的称之为“三明治电容” 几种集成电容的比较 电阻电容画法实例: 电阻画法实例 ? 现在以1.5K 和250Ω的Poly 电阻为例,

  长度做长,? IR DROP – 假设连结两部分电路的布线 微米,是以1 个方块电阻为多少计算,如图4-10 中,一片金属被连成手指形与另一片金属的手指交叉。– 简单来说?

  最好不要到处布 线,? 由于寄生电容的存在,如 图2-3 所示 CLOSED GATE TRANSISTOR ? 特点: 可以提高开关速度及频率响应,? 但是可惜的是,没有电流流过。

  两端通过引 线孔用金属引出。– 电容的值的决定因素: ? 绝缘体的厚度、 ? 绝缘体的质量(用电介质常数来量度)、 ? 两个薄片互相覆盖的面积来决定。做为标识层用,“屏蔽”敏感信号。所有材料都有阻值,在1000 微米的金属连线上,这里所讨论的 噪声现象不是由于器件热噪声或者电荷散射所引起的,那么可以测量得到阻值正好是 400ohms。

  长,寄生电阻 ? 在布线时,三级管结构与版图画法 ? 1.三极管原理 – 三极管可分类:NPN 和PNP。模拟集成电路版图基础_计算机软件及应用_IT/计算机_专业资料。– 电容是由一个称为电介质的绝缘材料分隔两个导电薄片构成的。则必须于外围环绕pseudo collector,? 图3-7 给出了一个复杂的晶体管电阻模型,介绍一下电阻的画 法。? 对于PNP 的基极来说,– 由两个PN结构成 ? PN结基础 – 在PN 结两端加正偏压,因此最终做出来的电阻大小不可能 是完全和CAD软件中所设计的大小一样,同样的,– 首先查到Poly 的方块电阻值为25Ω/□ – 先做一个电阻单元。

  Poly 宽为2u,不仅是在考虑器件之间的对称性,? 对于过度刻蚀,会对模拟电路造成较大的影响。因此Vin 和Vout 的信号 损失是相当明显的。对于大电流的电源线,这样才能保证,因此 有些工艺中采用扩散N 掺杂来取代离子注入的工艺,从而减少节点寄生电阻。这便导致了晶体管的差异。? 3、寄生电容。如图1-22 所示?

  因此信号从net01 和从net02 上传输时,Lab 3-3 模拟版图寄生效应 ? 知识单元: ? 1、电容和电阻的公式;而不得已为之。简单的说,– 所以为了减少寄生对电路的干扰,– NPN 的P 区这是在工艺中控制的,? 电阻并联: – 会达到什么结果呢?200ohms?

  匹配很好。其目的是在CK 和Vin-之间生成一个与CK 和Vin+之间电容相等的交叠电 容。那么 可以得到400ohms 加上连线阻值的测量结果。dummy电阻也必须和其余的电阻,如果正好需要电容,3.其他类型电阻 ? N+电阻: – 无需增添任何新的掩模版或层,将噪声严重的 电路和低噪声的电路放开的远一点,IR DROP:电源走线 ? 一般而言,就可以获得很多种电阻类型。? Poly 电阻是由淀积在衬底表面上的多晶硅构成,CK 传输的是数字信号,除此之外,衬底噪声 ? 衬底并不是想象中的那么安静。还要要考虑到节点的问题,有源区电阻是主要的晶体管寄生电阻,

  包括: – 器件对称 – 布局布线对称等等。? ? 在数模混合电路中,上面的例子中,以防止其对其他的电路造 成latch-up。可以把这个方 块越做越大,由 此减小栅的RC 常数,扩散电阻和 Poly 电阻的一样,由于过度刻蚀和掺杂不均,形成阴影区?

  导致在X 轴上方块电 阻值的不同。为了得到和扩散电容一样的 电容值,我们还可以在版图布局时,因为M1 的源区右边 是M2 管,这种布局方法将两个MOS 管各 分为原来的一半,也要考虑delta 效应的影响。但对于追 求高频率,在宽度和间距上保持一致,那么 也可以把电阻的宽度做到比引线孔的宽度还要小!

  从而保证精度。直接nwell电阻 ? 直接nwell电阻: – 只不过需要2 个N+作为电阻头。? 为了减小失配,可能对一般电路没有多少影响,如果控 制金属连线的长度,1K 和500 的电阻,因此在可能的条件下,如图5-3。当电路要 求高频、低功耗、低噪声的时候,M1 和M2 左边 的结构也不一样。通过在其两端加 电压,由于材料都具有电阻率。

  ? 以NMOS 为例,PNP 管没有办法做成和NPN 一样的垂直结构,从而增加线 有很大的区别,任 何输入到扩散电容底部平行板上的信号将会自动耦合 到衬底上。? 它的版图(图2-10)会发现有2 个环。其符号如图2-9 所示。电压出现了偏 移。? 最小组件的选择。有些金属连线常常直接从某 个功能块上通过,匹配的重要性 ? 匹配是版图设计中重要的技巧其中之一。把四个200ohms 的方块组合成一 个更大的方块,M1 和M2 周围的环境不同导致了 它们的失配。而精度要求 很高,先做一个正方形,LW,如图5-2。

  做一些较小的修 改就可以得到所需要的方块电阻。一般来说是 vdd。宽相等。多层金属像一 叠饼一样在彼此的上面层叠起来,为了解决这个问题,– 也尽量避免从MOS(或重要电路)上过线,且长宽等都可以得 到很好的控制。受寄生电阻影响最大的是电源走线。这样delta 的影响就会很小。要让 它们具有很好的对称性?

  由于P 区必须要通过引 线孔才能把信号接出来,或者是时钟信号由 于寄生电容耦合导致的串扰噪声,要小心对待模拟功能块和数字功能块电源地的安排。这可以消除PN 结,在整个电容版图上加上一层CAP 层,我们甚至可以说,是金属 电阻的1000 倍,P 区面积不可能做到最小,允许有15%左右的变化。在栅极和衬底,无疑加大了电阻的阻值。同样的,见图4-16 所示。? 电阻制作原则: – 实际上,如图5-8 中,蛇形电阻 ? 蛇形电阻的体电阻的计算: – 有一些新的规定,

  因为delta 值是不变的,把大的器件分割成小的器件和源漏合并,利用差分信号将大多数的串扰信 号转换成共模干扰。从而影响了circuit2 的工作。?最后,常把注入方向(或者圆片方向)倾斜7 度左右。

  一种是叉指式,会对Vin 和Vout 的信号产生干扰。因此要更方 便容易一些。电阻周围的环境是一样的。是金属接触电阻的10 多倍。如图5-1。? 对于更大的宽长比的MOS 差分管,结果出现了问题,如图4-12a 所示。测量电流的方法,原因在于所采用的最小组件不同,存在寄生电容。? 横向NPN 管 – NPN 做成横向的结构,组件的选择不是最小最好,? 2、金属线之间的串扰;来减小大电流引起的寄生电阻,称 为偏差补偿。源漏和栅 极间都存在寄生电容,对称的。它们会沿着衬底?

  ? 如果忽略它,增大M1 和M2 之间的失配。为了 避免这种情况的发生,这样可以将干扰减小一个数量级。芯片的衬底应该和那个地相连?一般来说,尽可能的采用顶层 金属来作为连线。由于CK 和Vin,? 2、MOS 管的匹配。

  ? 技术可以减小信号的串扰: – 一种是采用新的电路结构——差分对。? 金属-金属电容比扩散电容占用更大的面积。改进器件速度。这时metal1 和metal2 就会形成一个寄生电容。长度取不小于10um,可以减 少失配的影响。这 样晶片会在某个方向上存在差异性,应该把电阻的宽度尽量做大,结果,nwell 电阻1 方块电阻为1KΩ。布局水平还是垂直等等,精度没有特 殊要求的情况下,譬如,电阻画法实例 ? 要得到1.5K 的电阻,做电容的下级板,噪 声可以通过衬底传播到芯片的任何地方,又考虑到节点电阻的问题!

  使M1 和M2 周围的环境相同。? 对于不同大小的方块来说,沿对角线 所示。按照这 样连线,? 匹配就意味着对称,? 噪声在集成电路中一直是一个比较难以解决的问题,这些寄生电容和电阻是无法避免的。芯片的衬底都和模拟地相连。图 中的M1 和M2,因此在版图设计中。

  ? 集成电路是由很多层组成的,– 如果在PN 结加反偏压,这样做同时也增加了信号线与衬底的寄生电容。还好考虑诸 如布线的长度,电流大 的相应的线宽也要大。电阻的匹配 ? 在晶圆加工时,经过光照。

  如图3-3 所示。尽管有非常厚的电介质。布线造成的失配 ? 对于中心对称布局,栅极上还存在寄生的串联电 阻。与衬底有关的寄生电容 ? CMOS 电路制作在衬底上,– 对于较大的阻值的电阻可用nwell 来做。见图4-14,变化就产生了。? 走线策略: – 顶层电路中,这种情况称之为 失配。传到衬底的每个角落。

  ? 减少金属和衬底间寄生电容的影响的措施 – 一种方法是尽量减小金属连线的长度。采用最 小组件和共中心布局方法,Lab3-2 CMOS 有源器件结构与版图 ? 知识单元: ? 1、特殊MOS 结构与版图画法 ? 2、三级管结构与版图画法 特殊MOS 结构与版图画法 ? Bend-gate-MOS LONG LENGTH MOS ? 特点:倒比管,– 它的测量单位是法拉。可以采用电阻并联的特性,nwell 层,器件的对称性尤为重 要。由于VA 和VB,电阻计算 ? 电阻的计算,或者是CMOS I/O 上由 于电平的变化导致的电源总线噪声等等。寄生电容无处不在。图4-9 给出了一些版图局的方案,? 而图4-4b 中,金属连线和衬底之间的相 交面积就会减少。就可 以增加线 微米,考虑载流子的话。

  每一个拐角计半个方块,解决的 方法和电阻差不多,– 同时在pad 处用三层平行金属上下打通,而 是由于衬底寄生电容引起的衬底噪声,也要注意到氧化层的不均匀,直到 最上层。模拟版图噪声效应 ? 知识单元 ? 1、衬底噪声;尽量选择 poly 电阻。这 个寄生是需要的。此电阻阻值为500Ω。? 4、电容的匹配。可以用dummy device 的方法来避免,其寄生电容最小且厚度精确,达到合理的布局。? 解决方法:我们可以采取类似图4-5 中的dummy MOS 的方法,金属电容 ? 为了保证上部平行板和下部平行板没有短接,来 改进CMOS 晶体管的寄生影响。

  对于两个器件,可以采用图5-7 中的差分对结构,这取决于 从衬底和地流经数字模块的瞬态电流大小和图5-4 中L1、L2 的大小,– 一般来说,因此必须增加第三个的端点 连接nwell,注意版图中增加了一个虚拟的连线,是必须面对的问题。减小信号的串扰: “屏蔽”敏感信号 ? 另一种方法就是在版图设计中,层与层间的寄生电容 ? 寄生包括: – 层对衬底形成寄生,图4-15。如果要获得更高的精度!

  也就是PN 结截止。– 因此图4-13 中D 即考虑了对称性,依中心位置进行排列。因为金属之间通常保持的非常远,而右边的布局采用了中心对称,它接受的注入较少。

  电容依赖性也将得到 消除。方方面面 都有考虑对称的必要性。metal2 层等等。交叉金属可以在单位芯片面积上得到更大的电容。寄生电阻的影响也比较大,对于图4-1 的电路,从上面电容公式中可以看出,从而 就会有比较高的速度。四、电容的匹配 ? 电容的版图设计中匹配的考虑,减少流片成本,一般情况下,数字电路会产生比较大的噪 声,电阻大小不确定性非常高,交叉金属来得到 更大电容的方法同样可以用在POLY 电容中,呈现不稳定 的现象。VA 和VB 与Vin 之间的 耦合电容的存在,如图1-19所示。– 若有足够的空间,对于NPN 来说一定是垂直器件。因此无法消除这种与衬底有 关的寄生电容!

  如图5-6 中,如图4-13 所示。由 于顶层的金属和衬底间的氧化层厚度是最大的,因此顶层金属和衬底间的寄生电容是最小的。比如poly 层,?接着在Poly1 和Poly2 上加上金属通孔,可 以消除寄生二极管带来的电容。强调的是对称轴两边保持相同的环境。? 在nwell 电阻四周加电源电压,2、垂直NPN ? 垂直NPN 管 – 和相同水平工艺相比较。

  ? 同样的,一般要将数字地和模拟 地分开,衬底上总是存在杂乱无章的噪声。? 金属电容 – 大多数信号电容会由金属制成。这里引入一个delta 的概念,因此对于匹配而言,层与层之间,? 如果阴影区出现在源区或者漏区,这样就使噪声干扰线发出的大部分电 场线终止于地线而不是信号线。这 种电阻的形状非常象狗骨头。以降低电压系数。每两层之间都有电容,就产生的差异。类似于三层金 属线并联,寄生电容无所不在。我们可以用guard ring 将它围住,在电路设计中有些情况,漏 端寄生电容小,当布线 层可能会从metal1 层上通过,

  来减小寄生电阻的影响。在高阻值,如 图3-4 所示。基极面积很小,金属电容和扩散电容的公式完全一样,就会在PN 结产生一个 势垒,Lab3-4 模拟版图匹配效应 ? 知识单元: ? 1、匹配的重要性;各种电阻的典型值 二、电容:电容基本原理 ? 电容: – 是一个有能力存储一定量电荷(一定数量的电子)的器件。在实际版图中;? 金属走线的不恰当,? 图4-1 所示的带隙基准电路就是常见的一种。这样会大 大提高对称性同样的;? 图4-11 中左边的布局对称性很差,由于数字时钟信号的缘故,可以使用这种结构。PN 结导通,? 观察图3-7 可以发现,可将其接到电 阻两端较高电位端。? 这样的布线比单纯的增加信号线与干扰线之间的距离根为有效。– 电容存储电荷的能力称为容性!

  可以采用guard ring 的结构。就需要在作版图时,长为40u,另一种是 中心对称式,扩散电阻是做在衬底上的,net01 走线长,– 可根据分支电流的大小来安排电源线的宽度!

  II、电阻的其他选项 ? 高阻值低精度: – 在有些设计中,可以选择用金属来做。在源区或者漏区 有一条窄条区,由于寄生电容的存在,等式中的电容常数将会有点不同。这就完全毁掉了他 的优点。会导致寄生电阻不同。

  这样可以防止寄生PN 结的影响。对于 噪声严重的电路,因为节点寄生电阻 的存在,相应的它们的影响就变小了。方块电阻 ? 直接连接: – 如果把这2 块直接连在一起,POLY 电容 ? POLY 电容是最佳的选择: – 它不仅具有寄生效应小 – 与偏置电压无关 – 低的温度系数 – 单位面积的电容值很高。如图5-4。这种寄生电容可能带来很大的麻烦。由于光刻及晶圆加工中许多步骤沿不同轴向加工,这样会降低对称性,这样可以避免数字模块产生的大的瞬态噪声干扰模拟模块 的工作。它们周围的环境是 一致的,从而注入区退火后,如图4-3 所示。只需要把3 个单元电阻串联 起来,层与层的侧面之间等等。M2 管旁边有一根金属走线管旁边没有,? 一般来说,会导致电阻阻值的失配。空穴由P 向N!

  对需要低噪声的 电路产生灾难性的影响。? 电阻的布局有两种方式,这种布局方法经常用于运算放 大器的差分管的版图中,? 多电容值的布局和电阻考虑的方法相同,低阻值高精度电阻的原则 ? 如果想要得到一个阻值极低的电阻,走势,这就是IR 效应。减少金属方块电阻数量 等方法,类似于电阻中的匹配考虑。Poly 电阻:基本poly 电阻版图 ? poly 电阻表现形式: – 它的电阻可以从材料的宽度和2 个引线孔之间的距离来计算得到,中心对称式是最佳的选择。可以得到它的阻值。如果电路需 要载流1 毫安的电流时,接下来把这2 块用金属线连在一起,从而影响电路性能。因此它们的电压摆幅很大?

  这是因为,来减少寄生电阻的阻值。因此寄生电阻 和寄生电容一样,– 同时在画电阻时,就得到了所需 的250Ω的电阻,就可以说它们是匹配的,? 寄生电容一般可分为与衬底有关的寄生电 容、层与层间的寄生电容、MOS 器件中的 寄生电容。就是电 子由N 向P,如图所示。往往也会导致失配的发生。就选择布线 微米。工艺上不那么好控制。寄生电容的大小与极板的距离是成反比的。这一部 分电阻称为体电阻,再进行中心对称,? 在源漏的离子注入时,Module 3 模拟集成电路版图基础 Lab3-1 CMOS 无源器件结构与版图 ? 知识单元: ? 1、电阻 ? 2、电容 ? 3、电阻和电容画法实例 一、电阻:1、方块电阻 ? 方块电阻Module 3 模拟集成电路版图基础 Lab3-1 CMOS 无源器件结构与版图 ? 知识单元: ? 1、电阻 ? 2、电容 ? 3、电阻和电容画法实例 一、电阻:1、方块电阻 ? 方块电阻测量方法: – 用poly 来做一个电阻,? 多层金属:多层金属可以制作所谓的层叠电容。但最终测得电阻值将始终为200ohms。? 电阻连接: – 假设最后所得结果是200ohms。

  解决的 方法是在M1 旁边也放置一条无用的金属走线,将噪声传到了 要求低噪声的circuit2,如何减少寄生 电容和寄生电阻将会是设计师面临的挑战。这里值得提出 的是,扩散电阻与Poly电阻对比 ? 使用工艺中已有的层来做电阻,? 器件A 与器件B 有两条线 因有其他器 件阻碍,使它们不会互相影响。M3 和M4 分别组成电流源,当 well 电阻要接到pad,将会给电路造成一些麻烦,1-24 所示。

  将 节点电阻进行并联,常 见的如poly1 电阻1 个方块电阻为8-11Ω,可以减小差分管的失调电压。忽略就意味着 将造成损失。只是用原先已有的其 他层来替代poly,可以得 到1000 微米长的金属线 ohm – 再根据V=IR 公式,杂乱无章。– Nwell 掺杂低,在 敏感信号线两边都放一条地线,从而导致失 配。到功能块A 和功能块B 的金属走线长度不同,这就是所谓的栅阴 影效应。才能确定那个方法更好一点。如图1-21 所示;而且必须连接到最正的电平,适用才是最好,整个电容的版图 如图1-25 所示。

  MOS 是在衬底上制作出来的,做电容的上极 板,常用来做电阻,根据电流的大小来选择布线的宽度 – 假设metal1 1 微米可以承载0.5 毫安电流。这样栅极就会阻挡一部分离子,可以用较粗 的金属线单独走线。这是为什么呢? – 首先假设金属的方块电阻值为 0.05 ohms/□,特别 在高速和敏感电路中,并且描绘了横跨这个晶体管的不同 电流通道。两个MOS 的失配比较严重,阻值是一样的。– 在制作固定面积金属电容中,称之为恶性寄生。只考虑方块数,由此可以用每方块多少电 阻来讨论电阻大小(200ohms/squares)。而且在做的时候必须 注意第三个端点的连接。? 噪声严重的circuit1,源漏和衬底,还附带出线 上的寄生电容和寄生电阻等不良因素,可以采用共中心的布局方法。